Voies, LTSSM et PIPE : lire le lien PCI Express

Une voie PCI Express est un canal bidirectionnel composé de deux paires différentielles, une pour l'émission et une pour la réception, et un lien se construit en agrégeant plusieurs voies en parallèle. Le nombre de voies négocié à l'initialisation fixe la bande passante utile, tandis que l'entraînement LTSSM amène chaque voie à un état stable avant tout échange de données. Entre le contrôleur et la couche physique, l'interface PIPE sert de frontière normalisée : elle transporte les symboles, les ordres et les signaux d'état qui rendent cette négociation observable.

Combien de voies, et pourquoi ce nombre change tout

Un lien PCI Express se décrit d'abord par sa largeur : x1, x2, x4, x8, x16. Chaque voie est indépendante au niveau électrique, mais les voies d'un même lien sont entraînées ensemble et doivent présenter des caractéristiques compatibles pour que la liaison s'établisse à la largeur attendue. Un emplacement x16 câblé pour seize voies peut négocier moins si le point d'extrémité en face n'en expose que quatre, ou si le routage impose une largeur réduite.

La bande passante utile ne se déduit pas du seul débit brut. Chaque génération utilise un encodage qui consomme une part du flux : 8b/10b pour les premières générations, 128b/130b ensuite. À cela s'ajoutent les en-têtes de paquets, les acquittements et les temporisations de reprise. Deux liens de même largeur mais de générations différentes n'offrent donc pas le même débit applicatif, et un lien x8 Gen4 peut dépasser un x16 Gen3 sur des transferts séquentiels.

Le nombre de voies réellement négocié est lisible dans l'espace de configuration, aux registres de capacité et de statut du lien. C'est le premier point à vérifier quand une carte graphique ou un contrôleur de stockage rend moins que prévu : la largeur annoncée par le fabricant de la carte mère n'est pas toujours celle obtenue après entraînement.

Pour relier ces chiffres aux définitions et aux valeurs par génération, un site éditorial en anglais documente les voies PCI Express à partir des spécifications publiques, avec les débits de 2,5 à 64 GT/s et les encodages associés.

Que se passe-t-il pendant l'entraînement LTSSM ?

LTSSM, pour Link Training and Status State Machine, désigne la machine à états qui pilote l'établissement et la surveillance du lien. Elle démarre à la mise sous tension ou après une reprise, et progresse par états successifs : détection de la présence d'un récepteur, polling, configuration, puis état L0 où les transactions circulent.

En détection, chaque côté vérifie que son émetteur est bien terminé sur une charge. En polling, les deux extrémités échangent des séquences ordonnées pour se reconnaître et aligner leurs horloges. En configuration, elles négocient la largeur du lien et le numéro de voie de chaque paire, en tenant compte des inversions de polarité et des permutations de voies que le routage peut imposer. Le passage en L0 marque le début des échanges utiles.

D'autres états existent en dehors de L0. L0s et L1 réduisent la consommation en veille, L2 coupe davantage, et les états de récupération servent à resynchroniser les bits après une dérive ou une erreur. Un lien qui retombe régulièrement en récupération signale souvent un problème de signal, de connecteur ou de longueur de piste plutôt qu'un défaut logique.

L'observabilité de cette séquence dépend du matériel. Certains contrôleurs exposent des compteurs d'erreurs et des journaux d'état de lien ; d'autres non. Sur un serveur, la lecture des registres de statut et des compteurs de reprise reste le moyen le plus direct de savoir si le lien s'est entraîné une fois pour toutes ou s'il oscille.

Qu'est-ce que l'interface PIPE en PCI Express ?

PIPE, pour PHY Interface for PCI Express, est une spécification d'interface entre le contrôleur, qui contient les couches transaction et liaison de données, et la couche physique, souvent un bloc matériel distinct ou un cœur de PHY fourni par un fondeur. Elle ne fait pas partie de la spécification PCI Express elle-même : c'est une convention d'interopérabilité entre deux blocs d'un même circuit intégré.

Son rôle est de transporter, sur des signaux parallèles, ce que la couche physique doit émettre ou vient de recevoir : les symboles à transmettre, les symboles reçus, les ordres de séquencement et les signaux d'état qui reflètent l'avancement de LTSSM. Selon les versions, la largeur du bus et la fréquence changent, mais le principe reste le même : le contrôleur ne manipule pas directement les paires différentielles, il pilote un PHY à travers PIPE.

Cette séparation explique pourquoi un même contrôleur peut être associé à des PHY de générations différentes, à condition que les deux côtés parlent la même version de PIPE. Elle explique aussi pourquoi les problèmes de lien se diagnostiquent à deux niveaux : côté contrôleur, par les registres et les compteurs ; côté PHY, par la qualité du signal et la lecture des diagrammes de l'œil.

Comment diagnostiquer un lien qui ne s'entraîne pas à la bonne largeur

La démarche tient en quelques vérifications ordonnées. D'abord, lire la largeur négociée et la génération effective dans l'espace de configuration, plutôt que de se fier à la sérigraphie du connecteur. Ensuite, comparer avec ce que le point d'extrémité déclare comme maximum supporté. Un écart entre les deux indique soit une limitation du contrôleur, soit un problème de routage.

Ensuite, examiner les compteurs de reprise et d'erreurs de couche liaison. Une valeur qui augmente en charge traduit un lien marginal : connecteur mal enfiché, piste trop longue, référence d'horloge bruitée. Sur les cartes M.2 et les liens câblés, la qualité du contact et la longueur du câble sont des causes fréquentes.

Enfin, si le matériel expose des compteurs de qualité de signal, les comparer entre voies. Une voie nettement moins bonne que les autres oriente vers un défaut localisé, soudure ou piste, plutôt que vers un problème de configuration.

Ce que la largeur négociée ne dit pas

Un lien x16 en L0 n'est pas une garantie de débit. La bande passante utile dépend de la génération, de l'encodage, de la taille des paquets et du trafic concurrent sur le même complexe racine. Sur un serveur, plusieurs points d'extrémité partagent souvent des ressources en amont, et la contention se voit moins dans les registres que dans les mesures applicatives.

De même, la conformité électrique ne se déduit pas de la seule négociation. Le programme de conformité PCI Express définit des gabarits de mesure, dont les diagrammes de l'œil du récepteur, qui vérifient la marge de signal dans les conditions les plus défavorables. Un lien peut s'entraîner et fonctionner en laboratoire tout en restant hors des marges exigées, ce qui se traduit par des erreurs intermittentes en production.

Lire un lien PCI Express, c'est donc tenir ensemble trois plans : la largeur et la génération négociées, la séquence d'états qui y a conduit, et la qualité électrique qui la rend tenable dans le temps. Les spécifications publiques fournissent les valeurs de référence pour chacun de ces plans, et les notes de révision datées permettent de suivre leurs évolutions.